数字IC设计主要分为数字前端设计与数字后端设计。数字前端主要是针对设计的逻辑功能使用Verilog/VHDL硬件描述语言进行功能描述，数字后端是把硬件语言所描述的电路变成Layout版图交付流片。数字后端设计主要包括逻辑综合，形式验证，布局布线和静态时序分析.
逻辑综合就是从RTL级描述到门级网表的过程。在这个过程中，根据一个系统逻辑功能与性能的要求，在一个包含众多结构、功能、性能均已知的逻辑元件的单元库的支持下，寻找出一个逻辑网络结构的最佳实现方案，也就是实现在满足设计电路的功能、速度及面积等限制条件下，将行为级描述转化为指定技术库中单元电路的连接。在超大规模ASIC设计中，仿真代码需要花费大量的时间。在确定功能正确后，在后续每一步的流程中是通过等价对比——即形式验证来保证正确性。形式验证是用于验证两个RTL级代码或门级网表是否等价，其中一项称为参考，另一项称为实现。布局布线阶段是将逻辑综合之后生成的门级网表转化成Layout版图的过程，常用的EDA工具包括Synopsys公司的ICC与Cadence公司的Encounter。静态时序分析套用特定的时序模型，针对特定电路分析其是否违反设计者给定的时序限制。以分析的方式区分，可分为Path-Based及Block-Based两种。 |