为加强研究生学术交流活动，推进学术创新，特开通“研究生学术报告预告区”。我校研究生和教师可以在预告区及时发布和了解有关研究生学术报告的信息，届时参加。也可就某学术报告展开专题讨论与交流。
基于已有的经验以及对产业界产品/学术界文献的充分调研，采用流水线ADC的的整体电路架构。多比特每级流水线结构有助于降低对本级电容阵列的匹配要求，增加后级流水线采样电容的缩减因子，具有更好的功耗优势，但设计复杂度有所增加。每级流水线量化位数不能无限增加，当采样电容缩减至与寄生电容相当时，多比特每级流水线结构的功耗优势不复存在。因此，为实现功耗与设计复杂度之间的平衡，在紧随采样保持电路的6级流水线结构中，第一级流水线量化3bit，随后7级流水线分别量化2bit，最后一级快闪式结构量化2bit。
带隙基准电路产生的基准电压经单位增益放大器缓冲后，由片上集成的单端转差分缓冲器为ADC提供低噪声的参考电压，提高动态性能的同时降低了系统应用成本；
其他的模块包括实现对准及叠位相加功能的数字电路，产生非交叠控制信号的时钟电路以及偏置电路等。